Для наглядности изучение содержимого отчета о результатах выполнения процесса автоматического импортирования проекта, созданного средствами разработки цифровых устройств и встраиваемых микропроцессорных систем ISE Design Suite, в САПР Vivado Design Suite проводится на примере файла журнала конвертирования проекта stopwatch. Этот проект в качестве примера входит в состав системы проектирования ISE Design Suite.

После внимательного ознакомления с информацией, представленной в отчете о выполнении процесса автоматического импортирования, в большинстве случаев необходимо выполнить коррекцию предлагаемых значений параметров сформированного проекта.

В начале отчета, генерируемого при выполнении процесса автоматического импортирования проекта, приводится информация о его структуре в следующей форме:

• *********************
• * IMPORT XISE SUMMARY REPORT
• *
• * (txt)
• *
• * PLEASE READ THIS REPORT TO GET THE DETAILED INFORMATION ON THE DATA THAT
• * WAS PARSED FROM THE ISE PROJECT AND IMPORTED INTO THE CURRENT PROJECT.
• *с
• * The report is divided into following three sections:-
• *
• * Section (1) - ISE PROJECT INFORMATION
• *
• * This section provides the details of the ISE project that was imported
• *
• * Section (2) - EXCEPTIONS
• *
• * This section summarizes the ISE project data that was either not imported or
• * not mapped into the current project
• *
• * Section (3) - MAPPED DATA
• *
• * This section summarizes the Vivado project information that was imported
• * from the ISE project data
• *
• ********************

Рассматриваемый отчет включает в себя три раздела. В первом разделе, который имеет заголовок ISE PROJECT INFORMATION, отображаются сведения об основных параметрах исходного конвертируемого проекта. Второй раздел, озаглавленный EXCEPTIONS, содержит подробную информацию об элементах импортируемого проекта, которые не были включены в проект, формируемый САПР Vivado Design Suite в процессе автоматического конвертирования. В третьем разделе с заголовком MAPPED DATA представлена детальная информация обо всех составляющих исходного проекта, которые были успешно преобразованы в формат проекта САПР Vivado Design Suite.

Содержимое первого раздела отчета выглядит следующим образом:

• Section(1) - ISE PROJECT INFORMATION
• -------------------------------------
• --
• The following items describes the information about the ISE project that was imported:-
• --
• Project Name = stopwatch
• Project File = D:/Prj/stopwatch/stopwatch.xise
• Project Version = 6
• Device Family = Spartan3E
• Part Name = xc3s100e-4-vq100*
• --
• *Tсhis part is not supported in Vivado and is replaced with the default part in the new project.
• Please see Section (1) - "Target Device" below for more details.

В начале первого раздела, в строке Project Name, приводится название импортируемого проекта. Следующая строка, Project File, предоставляет информацию об имени файла этого проекта и месте его расположения на диске компьютера. В строке Project Version отображается номер версии системы проектирования ISE Design Suite, в которой производилась последняя модификация проекта. Строка Device Family содержит название семейства кристалла программируемой логики или расширяемой вычислительной платформы, для которого разрабатывался импортируемый проект. Условное обозначение конкретного типа ПЛИС или программируемой системы на кристалле AP SoC, который был выбран для реализации этого проекта, представлено в строке Part Name. Если это семейство и тип кристалла не поддерживается САПР Vivado Design Suite, как в рассматриваемом примере, то далее приводится соответствующее предупреждение. Это предупреждение информирует о замене семейства и типа ПЛИС или расширяемой вычислительной платформы в процессе автоматического конвертирования проекта на вариант кристалла, предлагаемый по умолчанию в интегрированной среде разработки Vivado Integrated Design Environment. При необходимости предлагаемый тип ПЛИС или программируемой системы на кристалле AP SoC впоследствии может быть скорректирован вручную.

Подробная информация обо всех элементах исходного проекта, которые были исключены в процессе автоматического конвертирования в формат САПР Vivado Design Suite, структурно разделена во втором разделе отчета на четыре секции. Сведения о модулях исходного описания, которые не вошли в состав формируемого проекта, представлены в первой секции этого раздела:

• Section(2) - EXCEPTIONS
• ------------------------
• --
• The following sub-sections describes the list of items that were NOT mapped from the
• XISE file contents into the current project:-
• --
• Section(1) - Missing Sources
• -------------------------------
• None
• --

В рассматриваемом примере конвертирования проекта stopwatch такие модули исходного описания отсутствуют, поэтому в первой секции есть только строка None.

Вторая секция раздела EXCEPTIONS содержит информацию о модулях исходного описания проекта, которые не поддерживаются средствами автоматизированного проектирования Vivado Design Suite. Эта информация представлена в форме таблицы, в первой колонке которой (ISE Filename) перечислены идентификаторы файлов, не поддерживаемых в среде разработки Vivado Integrated Design Environment. Во второй колонке таблицы (File Type) отображаются сведения о типах перечисленных файлов исходного описания. Третья колонка (Recommendation) содержит рекомендации по преобразованию неподдерживаемых модулей исходного описания импортируемого проекта:

• Section(2) - Unknown Sources
• -------------------------------
• --
• The following ISE design sources referenced in the XISE file are not recognizable in the
• current version of Vivado. Please read the recommendation on how to resolve this issue:-
• --
• <ISE Filename> <File Type> <Recommendation>
• "ipcore_dir/dcm1.xaw"'XAW' Locate the associated top-level HDL file for this ArchWiz source in the ISE project and import it into the current project as RTL source. In case this associated HDL instantiation model 'dcm1.v/vhd' is not present in the ISE Project, you may want to generate this model in ISE by running the "View HDL Instantiation Template" process by first selecting the 'dcm1.xaw' source and add the generated file to the current project.
• --

Третья секция второго раздела отчета информирует о IP-ядрах импортируемого проекта, которые были исключены в процессе его преобразования в формат проекта САПР Vivado Design Suite:

• Section(3) - IP Import Issues
• --------------------------------
• None
• --

При конвертировании проекта stopwatch такие IP-ядра не обнаружены, поэтому в этой секции отображается только строка None.

В четвертой секции раздела EXCEPTIONS отображается совокупность параметров управления процессами, выполняемыми в ходе проектирования в среде пакета ISE Design Suite, которые не воспринимаются САПР Vivado Design Suite. В состав этой совокупности входят параметры управления процессами синтеза, размещения и трассировки, моделирования и генерации файла конфигурационной последовательности, которые перечислены в алфавитном порядке в таблице, содержащей две колонки — ISE Property Name и ISE Property Value. В первой колонке приводятся названия параметров, а во второй — установленные значения соответствующих параметров:

• Section(4) - Unknown Properties
• ----------------------------------
• The following ISE properties were not mapped into the current project:-
• --
• <ISE Property Name> <ISE Property Value>
• "Allow SelectMAP Pins to Persist"'false'
• "Analysis Effort Level"'Standard'
• "Asynchronous To Synchronous"'false'
• "Automatically Insert glbl Module in the Netlist"'true'
• "Automatically Run Generate Target PROM/ACE File"'false'
• "BRAM Utilization Ratio"'100'
• "Bring Out Global Set/Reset Net as a Port"'false'
• "Bring Out Global Tristate Net as a Port"'false'
• "Bus Delimiter"'<>'
• "CLB Pack Factor Percentage"'100'
• "Case"'Maintain'
• "Case Implementation Style"'None'
• "Change Device Speed To"'-4'
• "Change Device Speed To Post Trace"'-4'
• "Configuration Clk (Configuration Pins)"'Pull Up'
• "Configuration Pin Done"'Pull Up'
• "Configuration Pin M0"'Pull Up'
• "Configuration Pin M1"'Pull Up'
• "Configuration Pin M2"'Pull Up'
• "Configuration Pin Program"'Pull Up'
• "Configuration Rate"'Default (1)'
• "Correlate Output to Input Design"'false'
• "Create Binary Configuration File"'false'
• "Create IEEE 1532 Configuration File"'false'
• "Create ReadBack Data Files"'false'
• "Cross Clock Analysis"'false'
• "DCI Update Mode"'As Required'
• "DSP Utilization Ratio"'100'
• "Decoder Extraction"'true'
• "Device Speed Grade/Select ABS Minimum"'-4'
• "Disable Detailed Package Model Insertion"'false'
• "Do Not Escape Signal and Instance Names in Netlist"'false'
• "Done (Output Events)"'Default (4)'
• "Drive Done Pin High"'false'
• "Enable BitStream Compression"'false'
• "Enable Cyclic Redundancy Checking (CRC)"'true'
• "Enable Debugging of Serial Mode BitStream"'false'
• "Enable Internal Done Pipe"'true'
• "Enable Message Filtering"'false'
• "Enable Outputs (Output Events)"'Default (5)'
• "Evaluation Development Board"'None Specified'
• "Extra Effort"'None'
• "FPGA Start-Up Clock"'CCLK'
• "FSM Style"'LUT'
• "Flatten Output Netlist"'false'
• "Functional Model Target Language ArchWiz"'VHDL'
• "Functional Model Target Language Coregen"'VHDL'
• "Functional Model Target Language Schematic"'VHDL'
• "Generate Asynchronous Delay Report"'false'
• "Generate Clock Region Report"'false'
• "Generate Constraints Interaction Report"'false'
• "Generate Constraints Interaction Report Post Trace"'false'
• "Generate Datasheet Section"'true'
• "Generate Detailed MAP Report"'false'
• "Generate Multiple Hierarchical Netlist Files"'false'
• "Generate Post-Place & Route Power Report"'false'
• "Generate Post-Place & Route Simulation Model"'false'
• "Generate RTL Schematic"'Yes'
• "Generate Testbench File"'false'
• "Generate Timegroups Section"'false'
• "Generate Timegroups Section Post Trace"'false'
• "Global Optimization Goal"'AllClockNets'
• "Global Set/Reset Port Name"'GSR_PORT'
• "Global Tristate Port Name"'GTS_PORT'
• "Hierarchy Separator"'/'
• "Ignore User Timing Constraints Map"'false'
• "Include 'uselib Directive in Verilog File"'false'
• "Include SIMPRIM Models in Verilog File"'false'
• "Include UNISIM Models in Verilog File"'false'
• "Include sdf_annotate task in Verilog File"'true'
• "Insert Buffers to Prevent Pulse Swallowing"'true'
• "JTAG Pin TCK"'Pull Up'
• "JTAG Pin TDI"'Pull Up'
• "JTAG Pin TDO"'Pull Up'
• "JTAG Pin TMS"'Pull Up'
• "Keep Hierarchy"'No'
• "Last Unlock Status"'false'
• "Library for Verilog Sources"''
• "Logical Shifter Extraction"'true'
• "Map Effort Level"'High'
• "Max Fanout"'100000'
• "Maximum Number of Lines in Report"'1000'
• "Maximum Signal Name Length"'20'
• "Move First Flip-Flop Stage"'true'
• "Move Last Flip-Flop Stage"'true'
• "Multiplier Style"'Auto'
• "Mux Extraction"'Yes'
• "Mux Style"'Auto'
• "Netlist Translation Type"'Timestamp'
• "Number of Paths in Error/Verbose Report"'3'
• "Optimize Instantiated Primitives"'false'
• "Other XPWR Command Line Options"''
• "Output Extended Identifiers"'false'
• "Output File Name"'stopwatch'
• "Perform Advanced Analysis"'false'
• "Perform Advanced Analysis Post Trace"'false'
• "Place And Route Mode"'Normal Place and Route'
• "Port to be used"'Auto - default'
• "Post Map Simulation Model Name"'stopwatch_map.vhd'
• "Post Place & Route Simulation Model Name"'stopwatch_timesim.vhd'
• "Post Synthesis Simulation Model Name"'stopwatch_synthesis.vhd'
• "Post Translate Simulation Model Name"'stopwatch_translate.vhd'
• "Priority Encoder Extraction"'Yes'
• "Produce Verbose Report"'false'
• "RAM Extraction"'true'
• "ROM Extraction"'true'
• "ROM Style"'Auto'
• "Read Cores"'true'
• "Regenerate Core"'Under Current Project Setting'
• "Register Duplication Xst"'true'
• "Release Write Enable (Output Events)"'Default (6)'
• "Rename Design Instance in Testbench File to"'UUT'
• "Rename Top Level Architecture To"'Structure'
• "Rename Top Level Entity to"'stopwatch'
• "Report Paths by Endpoint"'3'
• "Report Paths by Endpoint Post Trace"'3'
• "Report Type"'Verbose Report'
• "Report Type Post Trace"'Verbose Report'
• "Reset DCM if SHUTDOWN & AGHIGH performed"'false'
• "Reset On Configuration Pulse Width"'100'
• "Revision Select"'00'
• "Revision Select Tristate"'Disable'
• "Safe Implementation"'No'
• "Security"'Enable Readback and Reconfiguration'
• "Shift Register Extraction"'true'
• "Show All Models"'false'
• "Slice Packing"'true'
• "Slice Utilization Ratio"'100'
• "Top-Level Module Name in Output Netlist"''
• "Tristate On Configuration Pulse Width"'0'
• "Unused IOB Pins"'Pull Down'
• "Use Clock Enable"'Yes'
• "Use Smart Guide"'false'
• "Use Synchronous Reset"'Yes'
• "Use Synchronous Set"'Yes'
• "Use Synthesis Constraints File"'true'
• "UserID Code (8 Digit Hexadecimal)"'0xFFFFFFFF'
• "VHDL Source Analysis Standard"'VHDL-93'
• "Verilog 2001 Xst"'true'
• "Wait for DLL Lock (Output Events)"'Default (NoWait)'
• "Write Timing Constraints"'false'
• "XOR Collapsing"'true'
• --

Все параметры управления, представленные в этой таблице, должны учитываться разработчиком при определении стратегий синтеза и реализации проекта, а также при выборе параметров моделирования и генерации конфигурационной последовательности в среде проектирования Vivado Integrated Design Environment.

Третий раздел отчета MAPPED DATA включает в себя три секции. Первая секция этого раздела содержит информацию о семействе и типе кристалла программируемой логики или расширяемой вычислительной платформы, которые автоматически предлагаются САПР Vivado Design Suite. Содержимое этой секции выглядит следующим образом:

• Section(3) - MAPPED DATA
• -------------------------
• --
• The following sub-sections describes the list of items that were imported from the
• ISE properties and sources and mapped into the current project:-
• --
• Section(1) - Target Device
• -----------------------------
• --
• Default Part = xc7k70tfbg676-1
• Family = kintex7
• Package = fbg676
• Speed Grade = -1
• --

Во второй секции раздела MAPPED DATA приведены сведения обо всех модулях исходного проекта, которые были успешно включены в состав формируемого проекта в интегрированной среде разработке Vivado Integrated Design Environment. Для каждого из этих модулей указывается название соответствующего файла (name), полный путь доступа к нему (file path), его тип (file type) и библиотека (library):

• Section(2) - Filesets
• ------------------------
• --
• <sources_1>
• FILESET_TYPE = DesignSrcs
• TOP = stopwatch
• DESIGN_MODE = RTL
• VERILOG_DIR =
• VERILOG_DEFINE =
• VHDL_GENERICS =
• --
• File(s):-
• NAME = tenths.xco
• FILE PATH = d:/Prj_Vivado/project_1/project_1.srcs/sources_1/ip/tenths/tenths.xco
• FILE_TYPE = IP
• LIBRARY = work
• --
• NAME = cnt60.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/cnt60.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = stopwatch.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/stopwatch.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = decode.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/decode.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = hex2led.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/hex2led.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = statmach.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/statmach.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = smallcntr.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/smallcntr.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --
• NAME = readme
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sources_1/imports/stopwatch/readme
• FILE_TYPE = Unknown
• LIBRARY = work
• --
• <constrs_1>
• FILESET_TYPE = Constrs
• --
• Note: During the import operation, any constraint file(s) that are found in the ISE project will be added to the current Vivado project.
• However, please note that none of these files will be automatically marked as a "Target Constraint File". To set a constraint file as target, select the file in the GUI "Sources" window, right-click on this file and then select "Set Target UCF". Alternatively, the target constraint file can be set using the "set_property target_constrs_file <filename> <fileset>" Tcl command.
• --
• File(s):-
• None
• --
• <sim_1>
• FILESET_TYPE = SimulationSrcs
• --
• File(s):-
• NAME = stopwatch_tb.vhd
• FILE PATH = D:/Prj_Vivado/project_1/project_1.srcs/sim_1/imports/stopwatch/stopwatch_tb.vhd
• FILE_TYPE = VHDL
• LIBRARY = work
• --

Третья секция раздела MAPPED DATA содержит информацию о стратегиях процессов синтеза и реализации, а также об основных параметрах моделирования, которые были установлены по умолчанию системой проектирования при автоматическом импортировании проекта:

• Section(3) - Design Runs(s)
• ------------------------------
• --
• <synth_1>
• FLOW = Vivado Synthesis 2013
• PART = xc7k70tfbg676-1
• SRCSET = sources_1
• CONSTRSET = constrs_1
• STRATEGY = Vivado Synthesis Defaults
• --
• Options:-
• --
• Note: The current run uses Vivado Strategies; hence no ISE run options will be mapped to this run during the import operation.
• --
• <impl_1>
• FLOW = Vivado Implementation 2013
• PART = xc7k70tfbg676-1
• SRCSET = sources_1
• CONSTRSET = constrs_1
• STRATEGY = Vivado Implementation Defaults
• --
• Options:-
• --
• Note: The current run uses Vivado Strategies; hence no ISE run options will be mapped to this run during the import operation.
• --
• <sim_1>
• TOP = unknown
• SOURCE_SET = sources_1
• --
• Options:-
• --

После внимательного ознакомления с информацией, представленной в отчете о выполнении процесса автоматического импортирования, в большинстве случаев необходимо выполнить коррекцию предлагаемых значений параметров сформированного проекта.